本题链接：

https://hdlbits.01xz.net/wiki/Shift4

构建一个4位移位寄存器（右移），具有异步复位、同步加载和启用功能。

• areset: 移位寄存器重置为零。

• load: 用data[3:0]代替移位加载移位寄存器。

• ena: 右移（q[3]变为零，q[0]移出并消失）。

• q: 移位寄存器的内容。

如果load和ena输入都被声明为（1），则load的输入具有更高的优先级。

题目

答案

输出波形

向量

当位宽大于 1 时，wire 或 reg 即可声明为向量的形式。Verilog 支持可变的向量域选择，

Verillog 还支持指定 bit 位后固定位宽的向量域选择访问。

• [bit+: width] : 从起始 bit 位开始递增，位宽为 width。

• [bit-: width] : 从起始 bit 位开始递减，位宽为 width。

对信号重新进行组合成新的向量时，需要借助大括号。

异步复位

异步复位是指无论时钟到来与否，只要复位信号有效，电路就会执行复位操作。

异步复位常常会被综合成如下电路：

异步复位的优点：大多数触发器单元有异步复位端，不会占用额外的逻辑资源。且异步复位信号不经过处理直接引用，设计相对简单，信号识别快速方便。

异步复位的缺点：复位信号与时钟信号无确定的时序关系，异步复位很容易引起时序上 removal 和 recovery 的不满足。且异步复位容易受到毛刺的干扰，产生意外的复位操作。

参考内容：

 2.3 Verilog 数据类型 | 菜鸟教程：

https://www.runoob.com/w3cnote/verilog-data-type.html

5.1 Verilog 复位简介 | 菜鸟教程：

https://www.runoob.com/w3cnote/verilog2-reset.html

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FPGA Verilog 异步复位 移位寄存器 HDLBits